Intel Haswell-EP处理器评测

　　从Nehalem开始，Intel的处理器就可以分为Core和Uncore两大部分，其中，同一微架构的处理器，其Core部分是一致的，根据消费端、企业端的需求不同，使用不同的Core数量以及Uncore部分搭配组合，就得到了整个家族不同的处理器。其中，Core，核心或者核内，属于微架构的范畴。Intel将Haswell的Core改进划分为三个方面：

1.面向提升IPC（Instruction Per Cycle，每周期指令数）的微架构改进
2.供给运算单元的核心微架构改进
3.提升性能的指令集

　　如下图所示，Haswell号称IPC比Ivy Bridge提升17%：

Intel Haswell的核心改进

　　我们介绍的顺序大抵和上面一致，接下来先介绍的是面向提升IPC的微架构改进。

面向提升IPC的微架构改进

　　微架构的改进设计方方面面，不过大致上就是上面列出的5点：

1. 更好的分支预测
2. 更深的缓冲区
3. 更大的TLB（Translation Lookaside Buffer，旁路翻译缓冲）
4. 更多的执行单元
5. 改进的前端单元

　　首先我们来看Haswell的微架构图示：

Haswell Core at a Glance，Haswell核心一目了然

　　At a Glance，一目了然的意思，果然可以很直观地看到Haswell微架构上重点在于改进的前端部分（包括改进分支预测）以及执行单元的改进。下图是上一代微架构Sandy Bridge：

Sandy Bridge微架构

　　实际上，在Intel的NDA会议上并没有介绍到微架构的层次，因此也没有更多的资料可以介绍更进一步的细节。相对来说，缓冲区以及执行单元的改进倒是可以一说：

Haswell在各种硬件缓冲资源上得到了改进，提升幅度大约在5~15%左右，可谓颇为明显

Haswell的执行单元架构时代

　　从Nehalem以来，Intel除了如Atom、Quark之外的处理器均一直具有6个执行端口，每个端口具有不同的执行单元但共享相同的入口，这样每个时钟周期前端可以Issued（发射）6条μop。在Haswell当中，执行端口的数量增加到了8个，新增加的端口6是整数ALU、Shift，以及分支单元；端口7这是Store Address。在以往的微架构当中，整数ALU在端口0和端口1和端口5各有一个，然而在端口0和1的任务十分繁重，各种SIMD操作都要占用，因此增加的ALU有利于解放端口0和1，同样地，分支单元一直以来只有端口0具有，端口7新增的分支单元让分支能力倍增，并减少了对端口0的依赖。端口7的Store Address功能以往由端口2和端口3来实现，而在上一代微架构当中，端口2和端口3的宽度为128位，意味着256位的AVX操作需要同时占用两个端口，也就是占用了端口当中的AGU地址生成单元，现在通过额外的端口7，可以允许更多的操作并行运行，同时，端口2和3的宽度也从以往的128位提升到256位，也就是每端口每个时钟周期可以Load多达32字节的数据，同样，端口4（Store Data）的宽度也得到了翻倍，总的来说，笔者认为，Haswell微架构当中，端口数量的增加——最明显的就是Load/Store能力的增加，对于IPC的提升有着显著的影响，因为L1缓存带宽的翻倍对大量的数据处理作用是很明显的，Haswell在L2带宽上也同时得到了倍增：

Haswell核心的缓冲大小、延迟以及带宽的改进

　　除了Load/Store能力的明显改进之外，Haswell的端口2额外增加了FMA FP Mult（融合乘加、浮点乘）的能力，FMA性能翻倍。

　　总的来说，Haswell更进一步地发掘了处理器的ILP（Instruction Level Parallelism，指令集并行度）能力，在各个方面增加并行运算资源，预计除了IPC，超线程的表现也会得到提升。